YaChudo

UCIe

Переглядів: 0. Оновлено 10.11.2026.

```wikitext

UCIe (від Universal Chiplet Interconnect Express, «універсальне експресне міжз'єднання чиплетів») — відкрита специфікація міжз'єднання між кристалами (die-to-die interconnect) і послідовної шини між чиплетами (chiplet). Її спільно розробляють AMD, Arm, ASE Group, Google Cloud, Intel, Meta, Microsoft, Qualcomm, Samsung і TSMC.[1]

У серпні 2022 року до складу ради долучилися Alibaba Group і Nvidia.[2]

Огляд

Спільна специфікація міжз'єднання чиплетів дає змогу створювати великі корпуси систем на кристалі (system-on-chip, SoC), що перевищують максимальний розмір поля фотошаблона (reticle). Вона дозволяє поєднувати в одному корпусі компоненти від різних виробників кремнієвих пристроїв, а використання менших кристалів підвищує вихід придатних виробів. Кожен чиплет може використовувати власний технологічний процес виготовлення, що відповідає певному типу пристрою, вимогам до обчислювальної продуктивності та енергоспоживання.[3][4]

Специфікації

1.0

Специфікацію UCIe 1.0 було випущено 2 березня 2022 року.[5] Вона визначає фізичний рівень, стек протоколів і програмну модель, а також процедури перевірки на відповідність. Фізичний рівень підтримує швидкість до 32 GT/s за 16–64 ліній і використовує для даних 256-байтовий блок керування потоком (Flow Control Unit, FLIT), подібний до PCIe 6.0; рівень протоколів ґрунтується на Compute Express Link із протоколами CXL.io (PCIe), CXL.mem і CXL.cache.

Визначено різні технології міжз'єднань на кристалі: органічну підкладку для «стандартного» 2D-корпусу, а також вбудований кремнієвий міст (EMIB), кремнієвий інтерпозер (silicon interposer) і вбудований міст із віялоподібним виведенням (fanout embedded bridge) для «просунутих» 2.5D/3D-корпусів.[3] Фізичні специфікації засновано на Advanced Interface Bus (AIB) компанії Intel.[4][6][7]

Коротші сигнальні шляхи забезпечують у 20 разів кращі показники продуктивності введення-виведення та енергоспоживання (~0,5 пДж на біт) порівняно з типовим PCIe SerDes, зі щільністю пропускної здатності до 1,35 ТБ/с на мм2 за поширеного кроку виводів (bump pitch) 45 мкм і в 3,24 раза вищою щільністю за кроку виводів 25 мкм.[3]

Майбутні версії можуть містити додаткові протоколи, ширші канали передавання даних і з'єднання вищої щільності.[3]

1.1

Специфікацію UCIe 1.1 було випущено 8 серпня 2023 року.[8]

Основні можливості:

  • Покращення архітектурної специфікації уможливлюють перевірку на відповідність.
  • Підтримка одночасної роботи кількох протоколів із повною функціональністю канального рівня для потокових протоколів.
  • Моніторинг стану та відновлення під час виконання для автомобільних застосувань і застосувань із високими вимогами до надійності.
  • Нові карти виводів (bump maps) забезпечують здешевлення корпусування.

2.0

Специфікацію UCIe 2.0 було випущено 6 серпня 2024 року.[9]

Основні можливості:

  • Комплексна підтримка керованості, налагодження та тестування для будь-якої конструкції «система в корпусі» (System-in-Package, SiP) з кількома чиплетами.
  • Підтримка 3D-корпусування для істотного підвищення щільності пропускної здатності та енергоефективності.
  • Вдосконалені системні рішення, у яких керованість визначено як частину стека чиплета.
  • Оптимізовані конструкції корпусів для забезпечення сумісності та перевірки на відповідність.
  • Повна зворотна сумісність з UCIe 1.x.

3.0

Специфікацію UCIe 3.0 було випущено 5 серпня 2025 року.[10]

Основні можливості:

  • Підтримка швидкостей передавання даних 48 GT/s і 64 GT/s.
  • Покращення повторного калібрування під час виконання.
  • Розширений бічний канал (sideband channel) завдовжки до 100 мм.
  • Підтримка протоколів безперервного передавання.
  • Стандартизація раннього завантаження мікропрограм.
  • Пріоритетні пакети бічного каналу забезпечують детерміновану сигналізацію з низькою затримкою.
  • Механізми швидкого дроселювання та аварійного вимкнення.
  • Повна зворотна сумісність з усіма попередніми специфікаціями UCIe.

Примітки

  1. ↑ About UCIe. uciexpress.org (англ.). Процитовано 31 березня 2022.
  2. ↑ UCIe Announces Incorporation and New Board Members at FMS 2022. uciexpress.org (англ.). Процитовано 14 грудня 2022.
  3. ↑ а б в г Universal Chiplet Interconnect Express (UCIe): Building an open chiplet ecosystem (PDF). uciexpress.org. Процитовано 3 вересня 2023.
  4. ↑ а б Universal Chiplet Interconnect Express (UCIe) Announced: Setting Standards for the Chiplet Ecosystem.
  5. ↑ Leaders in semiconductors, packaging, IP suppliers, foundries, and cloud service providers join forces to standardize chiplet ecosystem (PDF). uciexpress.org. Процитовано 3 вересня 2023.
  6. ↑ Intel Joins CHIPS Alliance, Contributes Advanced Interface Bus. Архів оригіналу за 24 січня 2020.
  7. ↑ AIB-specification. GitHub. 20 квітня 2022.
  8. ↑ UCIe (Universal Chiplet Interconnect Express) Consortium Releases its 1.1 Specification (PDF). uciexpress.org. Процитовано 13 вересня 2023.
  9. ↑ UCIe Consortium Releases 2.0 Specification (PDF). uciexpress.org. Процитовано 6 серпня 2024.
  10. ↑ UCIe Consortium Introduces 3.0 Specification With 64 GT/s Performance and Enhanced Manageability (PDF). uciexpress.org. Процитовано 5 серпня 2025.

Посилання

```

Джерело: стаття у Вікіпедії та історія редагувань (автори).